物流网站毕业设计,公司网站内容规划,在线平面设计免费,徐汇网站建设推广在Verilog/System verilog中#xff0c;# xxx可以实现延迟指定时间的功能#xff0c;而在使用verdi查看信号波形并进行分析时#xff0c;同样也可以实现类似的功能。 (注#xff1a;这种信号平移是有其应用场景的#xff0c;例如#xff0c;在某些仿真模型中#xff0c;…在Verilog/System verilog中# xxx可以实现延迟指定时间的功能而在使用verdi查看信号波形并进行分析时同样也可以实现类似的功能。 (注这种信号平移是有其应用场景的例如在某些仿真模型中为了模拟实际的信号延迟信号的实际跳变沿往往和时钟的上升沿不是完全对齐的而是存在一定时间的错开这样在将该信号与clk相与时就会出现毛刺从而干扰后续的分析) 下面以时钟信号clk为例展示verdi对信号进行平移的实现方法。
左移指定时间
原始波形 为了进行左移首先选中clk信号然后单击Signal选择Logical Operation…。 进入如下界面后在Name处设置平移后信号的名称在图中-即为对信号进行左移的符号其使用方法为n-表示将信号向左平移n个单位时间这里单位时间由timescale决定在下图中为10ps因此语句100-/test/clk表示将clk信号左移100×10ps1ns。 编辑完毕后点击Create/Modified然后点击Close。 平移后的信号如下图所示 由图可知平移后的clk相对与原clk信号向左偏移了100×10ps1ns符合预期。
向右平移指定时间 如图所示右移指定时间的语法为-n表示将信号右移n个时间单位。在上图中clk信号被向右移动了1000×10ps10ns如下图所示 为了便于展示图中clk向右平移了5ns只需将逻辑表达式中的1000改为500即可。
